imec在2024 IEEE超大规模集成电路技术研讨会上展示创新CMOS CFET器件

来源：imec官网| 发布日期：2024-06-25 10:00:03 浏览量：

比利时微电子研究中心（imec）在2024年IEEE超大规模集成电路技术研讨会（2024 VLSI）上首次展示了具有堆叠底部和顶部源极/漏极电功能的CMOS CFET互补场效应管元件。这一成果以创新的技术实现，提升了顶部元件的覆盖率，展望引入CFET晶体管技术在未来A7节点（0.7nm）可能带来的潜在影响。

imec逻辑芯片技术路线图显示，未来将在A7节点（0.7nm）引入CFET晶体管技术。结合先进的布线技术，CFET有望在不降低性能的情况下，将标准单元走线高度从5T降低至4T甚至更低。而在集成nMOS和pMOS垂直堆叠结构的不同方法中，单片集成被认为是与现有纳米片工艺流程相比，破坏性最小的方法。

imec的实验展示了具有顶部和底部堆叠触点的功能性单片CMOS CFET器件，栅极长度为18nm，栅极间距为60nm，n型半导体和p型半导体之间的垂直间隔为50nm。测试晶圆上的nFET和pFET使用一个公共栅极，顶部和底部触点从正面连接。

确切的工艺流程包括两个关键的CFET特定模块：中间电介质隔离（MDI），以及堆叠的底部和顶部相互接触。据官方介绍，MDI是imec首创的模块结构，用于隔离顶部和底部的栅极，并区分n和p型半导体的阈值电压。另一个关键模块结构是堆叠源极/漏极底部和顶部的触点，需要通过电介质垂直隔离，并应用底部触点的金属填充和回蚀，以及随后步骤的电介质填充和回蚀。

imec负责人表示，在开发基于正面开始加工的底部接触结构时，遇到了很多挑战，可能影响底部接触电阻，并限制顶部器件工艺窗口。然而，在2024年VLSI上，该机构证实了这一设计的可行性，并指出这使得晶圆背面底部接触结构成为对业界具有强大吸引力的选择。目前，imec正在进行进一步研究，以确定最佳的触点布线方法。

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